Cadence Design Systems IncCadence's PCIe 6.0 PHY/controller IP in TSMC N3 achieved first-pass PCI-SIG compliance and is now available for SoC design-in.
Cadence ประกาศว่า IP PHY และคอนโทรลเลอร์สำหรับสเปก PCIe 6.0 ซึ่งใช้งานในกระบวนการ N3 ของ TSMC ประสบความสำเร็จในการผ่านการทดสอบครั้งแรกที่เวิร์กช็อปความสอดคล้อง PCI-SIG ในปลายเดือนกรกฎาคม โดยผ่านการทดสอบอย่างเป็นทางการทั้งหมดที่ความเร็ว 64 GT/s และได้อยู่ในรายชื่อผู้ประกอบการของ PCI-SIG โซลูชันซับซิสเต็ม x8 ที่สมบูรณ์ ซึ่งรวมทั้ง PHY และคอนโทรลเลอร์ พร้อมให้ผู้ผลิต SoC นำไปออกแบบแล้ว แสดงให้เห็นถึงความพร้อมของอุตสาหกรรมสำหรับการผลิตจำนวนมาก และลดความเสี่ยงในการนำไปใช้สำหรับลูกค้า AI/HPC รองประธานฝ่ายวิจัยและพัฒนาของ Cadence สำหรับ PHY ประสิทธิภาพสูง Marc Loinaz เน้นย้ำถึงประสิทธิภาพที่ดีที่สุดในระดับเดียวกันและพลังงานต่ำของโซลูชัน ขณะที่ Brig Asay จาก Keysight และ Al Yanes จาก PCI-SIG ชื่นชมความสำเร็จนี้ Positron AI ได้รับสิทธิ์ใช้งาน SerDes IP สำหรับชิปเร่งความเร็ว AI ของตน โดยอ้างถึงความมั่นใจในการออกแบบที่พิสูจน์แล้วบนซิลิคอนและการทดสอบความเข้ากันได้ของซับซิสเต็ม มาตรฐาน PCIe 6.0 ตอบสนองความต้องการที่เพิ่มขึ้นสำหรับการเชื่อมต่อแบนด์วิดท์สูงในระบบ AI และคอมพิวเตอร์ประสิทธิภาพสูง โดยคาดว่าจะมีการนำไปใช้อย่างแพร่หลายในศูนย์ข้อมูลและโครงสร้างพื้นฐาน AI
Cadence Design Systems IncCadence's PCIe 6.0 PHY/controller IP in TSMC N3 achieved first-pass PCI-SIG compliance and is now available for SoC design-in.
Taiwan Semiconductor Manufacturing Co. Ltd.Cadence's PCIe 6.0 subsystem was implemented in TSMC's N3 process, showcasing the node's readiness.
Keysight Technologies Inc
CTO Realty Growth IncPositron AI licensed Cadence's SerDes IP for its AI inference accelerator chip.