Cadence Design Systems IncCadence's PCIe 6.0 PHY/controller IP in TSMC N3 achieved first-pass PCI-SIG compliance and is now available for SoC design-in.
Cadenceは、TSMCのN3プロセスで実装されたPCIe 6.0仕様向けPHYおよびコントローラIPが、7月下旬のPCI-SIG適合ワークショップでファーストパス成功を達成し、64 GT/sでの全公式テストに合格してPCI-SIGのIntegrators Listに掲載されたと発表しました。PHYとコントローラの両方を含む完全なx8サブシステムソリューションは、現在SoCプロバイダーが設計に組み込むことができ、量産に向けた業界の準備が整っていることを示し、AI/HPC顧客にとっての採用リスクを低減します。Cadenceの高性能PHY担当R&D副社長であるMarc Loinaz氏は、このソリューションの最高水準の性能と低消費電力を強調し、KeysightのBrig Asay氏とPCI-SIGのAl Yanes氏もこのマイルストーンを賞賛しました。Positron AIは、そのAI推論アクセラレータチップ向けにSerDes IPをライセンス供与し、サブシステムのシリコン実証済み設計と相互運用性テストへの信頼を示しています。PCIe 6.0標準は、AIおよび高性能コンピューティングシステムにおける高帯域幅接続への需要の高まりに対応し、データセンターやAIインフラストラクチャでの広範な採用が期待されています。
Cadence Design Systems IncCadence's PCIe 6.0 PHY/controller IP in TSMC N3 achieved first-pass PCI-SIG compliance and is now available for SoC design-in.
Taiwan Semiconductor Manufacturing Co. Ltd.Cadence's PCIe 6.0 subsystem was implemented in TSMC's N3 process, showcasing the node's readiness.
Keysight Technologies IncPositron AI licensed Cadence's SerDes IP for its AI inference accelerator chip.